本文是由everspin在新芯片架构上介绍的。嵌入式磁存储芯片STT-MRAM被应用于芯片架构设计。与传统的芯片架构相比，它可以减少芯片的泄漏电流，减少芯片的静态功耗，并延长手持设备的在线工作时间，从而降低了整体使用成本。该方案的技术特点是：（1）用与SRAM兼容的嵌入式STT-MRAMIP代替传统的SRAM单元。类似于SRAM的总线接口信号包括芯片选择CS，写使能WE，读使能RE，输出使能信号OE，复位RST，时钟CLK，地址线A，数据输入线DIN和数据输出线DOUT。除了某些串行配置接口外，它与SRAMIP接口基本一致，这对于SOC系统集成非常方便。图1是应用了嵌入式STT-MRAM之后的新芯片架构的示意图。图1是基于嵌入式STT-MRAM的新芯片架构图（2）嵌入式eMRAM的主要功能是替换片上sram单元，以保存系统交互数据并用作数据缓存。同时，对于具有TCM（紧密耦合内存）技术的ARM内核，可以使用靠近ARM的MRAM来访问指令，提高CPU提取和执行的速度，并进一步提高系统的整体性能。 （3）静态泄漏电流大大降低。图2和图3描述了具有数据保留功能的传统内存（RetentionMemory）和eMRAM的电源。图2 SRAM电源网络显示，对于具有数据保留功能的SRAM，它具有两个电源，即主电源和辅助电源。主电源为SRAM外围逻辑和读写电路供电，进入低功耗模式时可以将其关闭。次级电源为SRAM内的数据锁存器供电，并一直保持打开状态。目的是确保当进入低功耗模式时，原始存储在SRAM中的数据不会丢失。因此，RetentionSRAM中静态功耗的损失主要是由于无法完全关闭内部数据保留单元的电源而引起的。对于MRAM，由于断电时内部存储单元不易挥发，因此当芯片进入低功耗模式时，可以完全关闭MRAM的电源VDD，因此可以使MRAM存储部分的泄漏电流为彻底消除。与SRAM相比，低功耗模式下芯片的静态功耗将大大降低。实验是基于ARM Cortex-M3内核的参考芯片设计进行的。该设计使用了4个大小为32 kB的单端口双电源保留SRAM。基于GlobalFoundaries22nmFD-SOI的过程库评估表明，当芯片在0.8V标准电压下工作且室温为25℃时，SRAM部件的静态功耗为0.175mW；当芯片在50MHz的工作频率下工作时，使用50％的翻转率。估计，芯片的总功耗为3.83mW。如果采用本文提出的新芯片架构，并使用STT-MRAM代替SRAM，则功耗可降低约5％。对于具有更大内部SRAM比率（大约30％-40％）的移动电话处理器，节省的静态功耗将更为明显，可以达到8％-10％左右。图3 MRAM供电网络展示了基于嵌入式STT-MRAM的新型芯片架构，在先进的工艺节点下可以在一定程度上降低芯片的泄漏电流和静态功耗，从而使手持式IoT设备可以获得更长的使用寿命在线上比原先的工作时间长，降低了TCO成本并增强了产品竞争力。它在手持设备，可穿戴设备以及具有高功耗要求的物联网领域具有广泛的应用前景。 q